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為什麽說EDA軟體是芯片“卡脖子”的關鍵?

沒了張屠戶,就吃不了帶毛豬?

作者:蜀山熊貓

來源:真視界

這些天看了不少講國內EDA情況的帖子,有客觀的也有極其離譜的,作為一名從業十餘年的芯片設計工程師,我以一線從業者的角度來談談我們在實際工作中的EDA軟體使用情況究竟是怎樣的吧。

先回答個很常見的問題:沒有了美國的EDA,我們是不是芯片都不能做了?這也是促成我寫這篇文章的因素之一吧。

我的簡要回答是:180nm/350nm以上的部分老工藝線是可以用破解版或國產替代版繼續做的,但深亞微米級130nm/90nm開始就很難離得開正版授權了,越往下越難,到了22nm以下,就完全不可能了。

和大家熟知的office, autocad等工具類軟體不一樣,這種軟體很純粹,脫機都可以用,完了列印出來就可以;芯片EDA工具軟體的最大特點是它與芯片代工廠具有高度的綁定關係,因為我們設計時,是需要代工廠提供數據包的,稱之為PDK,包含了諸如晶體管,MOS管,電阻電容等基礎器件或反向器,與非門,或非門,鎖存器,寄存器等邏輯單元的基本特徵信息,這個數據包會不斷優化,更新頻繁,同時對EDA軟體有綁定及校驗的作用,一般隻支持當前最新版的工具。

沒軟體,哥用手畫不一樣嗎? 當年原子彈氫彈就是手算的呀。。

好的,首先我必須要講明白為啥必須要使用自動化設計軟體(EDA),否則我後面都是白說, 這部分懂的同學請直接往後拉,從第二部分開始看。文章有點長,受不了的請直接看第四段。

文章分五個部分:

一、為什麽要用EDA;

二、EDA圈子的那些事;

三、不得不提的IP;

四、破局。

01 為什麽要用EDA?

EDA,Electronic design automation,中文叫電子設計自動化。

最早的集成電路是用手工做的,因為就幾個管子,前端可以手工完成其功能的計算,後端版圖就根據電路圖,將管子,連線用筆轉移為幾何圖形,畫出膠帶(算是掩膜的老祖宗),因為管子少,線也簡單,所以不容易出錯。這是60年代——70年代中期的事情。(國內有些公司十年前都還在用,不知道現在如何。)

但是,到了幾十個,幾百個器件或單元的時候就不行了,肉眼非常容易出錯。

比如這種:整個模塊也就五百多個管子吧,截了大概5%的區域出來,這個人手工怎麽做呢,做完怎麽保證百分百不會錯呢,如果用自動布局布線工具,大概也就幾秒就運行出來了,而且不會錯。

數字網表導出來的電路圖

這個自動布局布線出來的版圖,用了7層金屬,上千條毫無規律的線,試問怎麽去畫?怎麽去查?

數字版圖

這是目前比較典型的一個SOC(system on chip)芯片(CPU就是SOC的一種)的圖,裡邊包含了數字電路也包含了模擬電路IP,上面這個數字版圖的截圖,可能只是下面這個完整版圖的千分之一,甚至更少,你要知道最古老的SOC裡的晶體管都是千萬級以上,現在的個數更是動輒就是幾億,甚至上十億:

典型的SOC示意圖

一條線連錯了,可能整個產品的功能就變了,也就是你花幾千萬,只能得到一堆人都砸不了的板磚。之前所有投入全部打水漂。一般來說製程越先進,製造和研發費用愈來愈昂貴,哪怕是很老的0.5um, 0.35um的工藝,雖說只要幾十萬,幾百萬,但那也是錢哪,更別說到了28nm下製程動輒都是千萬級美元的費用,10nm,7nm更是億級美元了,流幾次片沒成功直接倒閉的公司數不勝數。所以必須使用計算機來輔助設計!

02 EDA圈子的那些事

【1】EDA的選擇

做了張腦圖,大家先看下芯片的大致流程:

當然實際設計中會更為複雜,並隨著製程的變小,會進一步加劇流程各環節的複雜度以及增加環節內部的新的驗證項目,但大體還是以下步驟:前端設計和仿真——後端設計及驗證——後仿真——signoff檢查——數據交付代工廠(以gds的形式)

稍微解釋一下幾個重要概念:

Signoff, 中文翻譯叫簽核,比較抽象,簡單說就是按廠家的默認設置要求做最後一次的規則驗證,通常我們在設計的時候,會將廠家要求的標準提高一些來做。

後端設計:可以理解為將電路從器件符號形式轉為幾何圖形形式,以指導掩膜版的設計。

然後,我把設計流程裡各個環節能用且好用的軟體列一下(可以看到基本都是Cadence, Synopsys, Mentor三家的產品):

模擬及混合信號類(包括模擬前端設計及仿真,模擬後端設計及驗證,芯片後仿真):

電路及版圖設計工具:Virtuoso (Cadence), 0.18um,0.35um等老工藝可以用L-edit.(這個不受限)

版圖物理驗證工具:Calibre(Mentor),老工藝還能用Assura(Cadence),dracura(Cadence,更老,十幾年前剛畢業那會兒用過)

版圖參數提取工具:Star-RC(synopsys), Calibre XRC(Mentor),QRC(Cadence)

電路仿真工具:Hspice(Synopsys) ,Spectre(Cadence), ALPS(華大九天,中國)

數字及SOC類(數字前端,數字後端,驗證,仿真):

RTL綜合工具 :DC(Design compiler,Synopsys)

仿真驗證工具:VCS(Synopsys), ModelSim(Mentor),Incisive,Indago, MDV,VIP(Cadence)

數字後端設計工具:ICC(Synopsys),Innovus/Encounter(Cadence) 還有180nm製程可用的老掉牙的Astro( synopsys).

DFT工具:DFT Compiler (Synopsys)

物理驗證工具:ICV(Synopsys)PVS(Cadence), Calibre(Mentor)

signoff 時序/噪聲/功耗分析工具:Prime time, PT(synopsys),PrimeRail(Synopsys) ,redhawk Fusion(Synopsys, 這套flow產品的核心redhawk是ansys的產品,ansys為s家戰略合作),Totem(Ansys, 美國)

PCB:

Allegro(Cadence) :這個還好,不更新也沒太大個問題。

這裡再簡單說下國內的EDA情況,反向提圖抄襲軟體其實是走在世界前列的,芯X景(據說還要上市圈錢),客戶除了早就被拉黑的外,都不敢說用了他家產品,怕吃官司,這種不值得提倡,因為他們乾的事早已超出了他們所宣稱的隻用於合理學習的底線;

正向設計裡目前真正得到認可的只有華大九天(我為他們點個讚),但主要是模擬產品上,具體的說是模擬電路的仿真工具(ALPS),再細化下是電源類產品的仿真上,有他們的獨到及NB之處,他們也有對標 virtuoso的兼容性產品Aether,但是得在成熟工藝下用。國內的EDA依然處於一個輔助角色狀態,還有很長很長的路要走。

可以這麽說,世界上所有的芯片設計公司,不管你是5nm還是350nm吧,無論你多NB,多逆天,肯定採用了這三家的至少一種軟體,哪怕是盜版 。

【1】設計平台化產品閉環

Synopsys和Cadence一貫的發展戰略是平台性發展,也就是說並不是某個環節的設計軟體強,而是從前端設計-前仿真/驗證-後端設計-後端驗證仿真直到流片的整套產品都很強,並形成設計的閉環,比如synopsys的Milkway, Cadence的OA(OpenAccess)。

粗略的說,模擬/數模混合芯片設計用cadence平台,數字芯片設計採用synopsys平台,當然實際並非如此絕對,有一定的交叉使用情況。

對於客戶來講,他們自然會傾向於平台化的EDA的採購,而不是分門別類的買,因為省事就意味著省錢啊,除非你的某項產品極其NB,比如Mentor的功能或物理驗證產品,Ansys家的功耗分析軟體,那確實厲害,尤其是物理驗證C,S兩家真乾不過,已經是全球所有代工廠公認的金標準,也迫於壟斷壓力收不了,那只能戰略合作。

1)與工藝廠的捆綁 (EDA聯盟+IP聯盟)

然後呢,EDA的壟斷還體現在於工藝廠的捆綁上,工藝廠早期要進行工藝研發,勢必也要進行器件,簡單功能芯片的設計,要設計就得基於eda設計平台支持,這時候Synopsys, Cadence等EDA公司就來送溫暖了,他們甚至會免費直接幫你設計多種基礎IP, 各種規模的功能IP以擴充你的IP庫,IP庫越大越全,對客戶的吸引力也就越大,win-win;

在功能驗證,物理驗證環節,則有Mentor的一席之地,物理驗證會貫穿並頻繁往返於後端設計的全流程,對於軟體的效率和可視化要求很高,這點calibre做得非常好。另外EDA供應商還會給學校客戶優惠價甚至免費,其目的也很明顯,培養用戶習慣,除非學校也是光榮的上了美帝黑名單。

也就是:EDA 工具+IP授權的捆綁。

這樣一整,進入投產階段後,工藝廠發給客戶的PDK設計包自然也只能支持 Synopsys, Cadence,Mentor的了,其他的EDA替代品,多在兼容性上做功,並且無法提供平台化產品,加上兼容和原生,在時效及使用上都有很大的差異。

一旦做強了還面臨著Cadence,Synopsys的收購/絞殺威脅。還是那句話,人家提供的是平台,除非你能像Mentor那樣提供整套驗證平台也可。

03 不得不提的 IP

EDA說完了,再說說IP,IP對於今天SOC設計的重要性不用贅述了, Synopsys, Cadence的另一個殺手鐧級的壟斷產品:接口類IP,這是每一顆SOC必不可少的東西,比如:高速SerDes, ethernet以太網,PCIE, CPRI, SATA,USB,Type-C,MIPI, HDMI,DP...還有DDR; 如下圖所示,Synopsys 的IP業務在總營收裡佔第二。

Synopsys 2013~2018的產品及服務的營收佔比

貌似從65nm開始吧,每一代工藝出來的早期基本只有Synopsys和Cadence兩家可選,因為這兩家是先進工藝研發的唯二工藝-產品的設計及驗證平台,他們老早就進去了,至少是從設計PDK(芯片設計工具包)開始,產線開放後,陸續才會有其他IP供應商或自主研發的接口產品可用, 但到了14nm開始,除S,C兩家外,很長時間基本只有rambus, aphawave,esilicon等公司的IP可用,rambus,esilicon是美國公司,alphawave是加拿大公司,加拿大你懂的,不過華為是他們的T1客戶。。。

但是7nm,5nm下,能做到所有類型的接口IP都提供的,還是只有Synopsys或Cadence。就在前天,Cadence發了款TSMC 7nm的超高速112G/56G 長距離SerDes,用於雲數據中心和光網絡芯片,5G基礎設施的核心IP。SMIC14nm的10G多協議PHY IP也是他們獨家的,5月14日發布的。

然後我來一張2019年半導體IP廠商TOP10榜單:

榜單中前三個就不說了:

SST:得益於NVM接口的流行,直接從十名開外, 衝到了第三。(總部美國加州)

imagination(一家被中資背景的美國私募控制的英國公司。。??) ,其主要產品是GPU IP,國有化了,但這兩年垮得很厲害;

Ceva(以色列) 主要是DSP;

Verisilicon(芯原,重點提一下,這家主要研發力量在中國,外面名氣不大,但業內名氣很大,很NB,作為研發力量主要在中國的公司,海外營收竟然佔了70%+ ,不乏谷歌,Facebook、博世、亞馬遜、英特爾、恩智浦,高通,華為這樣的巨頭客戶。

全球IP供應商排名裡排第7,國家大基金和小米這兩年都投了他們,昨天科創板上市已經過會了,是家中國公司。他們雖然技術儲備不錯,但體量偏小而且研發投入佔比極大,所以財報不太好看,後面看資本注入後,有進一步擴張並做大的機會,看好他們厚積薄發。

他們的重要布局是Globalfoudry, Samsung 22nm FDSOI產線的低功耗產品,是三星和GF的IP聯盟中的戰略合作夥伴。

Achronix(美國), 主要是FPGA;

eMemory,看名字就知道memory。

04 破局

下策:用盜版EDA。國內有公司這麽乾,省錢是一方面,主要還是因為上了黑名單,人家給錢也不賣,用盜版軟體設計好,然後交給第三方代理公司處理,投片,然後交給廠家代工,但是這基本只能在0.18um甚至更高的製程的產品,65nm以下的產品基本上很難。(現在這種代理公司越來越少了,黑名單都快拉滿了。)

我就不說這玩意兒不能破解了,我相信這世界上沒有絕對無懈可擊的防禦體系,哪怕這幾家的物理license manager體系設計幾乎已經做到了世界最好。

主要原因還是我剛剛說的工藝廠和EDA利益綁定的問題,工藝廠的設計數據包(PDK),尤其是驗證文件的更新非常頻繁,尤其是新工藝,因為隨著各種測試片,量產版的測試反饋,會不斷的調整器件模型,設計規則,不斷迭代,讓良率達到最高,一個月一更的都見過,甚至是1.x版本直接升到2.x版,都不是0.0x這麽微小迭代。這種幅度的更新讓設計重來的都有。

幾個頂級代工廠的工具基本都是用最新版本,所以放出來的更新PDK也是用最新版工具校驗, 你老的工具很可能就得跟著更新,盜版根本來不及,也沒什麽人願意乾這種費力不討好的事,所以能找到盜版的幾乎都是老點的版本。除非是老工藝,比如台積電的0.18um,貌似七八年沒更新了,因為已經完美了,就不存在過期這種問題。

比如說之前做28nm以下模擬設計,最早還能用virtuoso的ic6.16, 6.17,到後來成了ICADV122,直到現在只能用ICADV123, 驗證就更快了,一年一代.比如這個Mentor 的Calibre,一年一個大更新,裡邊還有小更新,17年的是打不開19年的工具校驗過的數據的,一個版本對應一批License(按個數賣):

Mentor Calibre版本示意

這也是為啥license一般都是買短期的,也可以稱之為租賃,終身買斷的那是家裡有鑽石礦的。

如果對你停止了技術支持,那麽也就意味著更新停止,License沒停你老的可以接著用。當年中興被封殺時,網上洩露出的Cadence群發郵件也提到過,但是實際上,我了解到的華為被製裁的沒中興那麽慘,中興當時是直接一刀下去的。而華為不是,因為美國想拿這事作為重要的談判籌碼,而不是直接毀掉籌碼,終止談判。

最後,你盜版設計好的數據,為什麽得拿給第三方潤一下(潤筆費可不菲。),也是因為數據在製版前,工藝廠還會校驗,因為license是與公司物理名稱及專用license伺服器網卡地址全部綁定的,數據來源不明的不會給你流片的。

有人說,那我們自己的工藝線呢,悄悄的不行嘛?芯片產業是個發展了幾十年的全球化的鏈條,所謂的3+2結構,一家做不完全部環節。各種背景的人湊一堆玩一個遊戲,最講究的就是一個遊戲規則,哪怕這個規則有問題,但是絕大多數的人願意相信就沒問題,比如常見的就是不能把客戶數據偷去自己生產自己賣,或賣給其他公司;

維護IP及工具聯盟的利益,不接來歷不明的單;一旦有人破壞規則,就會被全聯盟抵製甚至出局。(就好比大家在玩中國象棋,你非得說悔棋可以或要用國際象棋的規則來玩。)

芯片3+2結構

中策上策:先打局部戰爭,不要一來就想整個大的,建立一個獨有的體系,逆全球化是逆勢而為,是特沒譜才乾的事。某國越封閉,咱們就越開放,讓自己在全球體系有自己的位置,哪怕一開始微不足道。

扶持本土EDA的發展,但需要很長的路要走,技術壁壘,專利壁壘這種東西並不是砸錢就可以破掉的,華人工程師在美國本土被防得很死,尤其是在核心技術上;而且EDA這個行業很燒錢,未來回報遠遠比不上互聯網行業,其總的市場規模也就100億美元,這個只能靠扶持。

另外,我再說一次,反向抄襲軟體不在討論之列,這種流氓盜版公司請讓他死掉,他們是導致芯片行業惡性及下作競爭的推手(這些年因被抄襲而死掉的不少是國內的有技術有創新的初創公司),這是我的一貫觀點。

但是,我們沒必要一來就以徹底取代為目的,可以從局部突破,把某一類工具做到極致,比如現在華大九天的模擬產品仿真工具就是一個很好的突破口,想Ansys那樣,成為工藝廠的金標準,人家想踢你都踢不掉,客戶不答應啊。

EDA-IP-工藝廠需要協同發展,各司其職,讓專業的人做自己最擅長的事,避免惡性競爭,才是效率最高的策略。在EDA還沒起步的時候,就先為現有的能在世界上排上號的IP公司和代工廠,促成IP聯盟,然後再帶動EDA的發展。

有人說講這些有啥用,是讓我們認命,認慫,知難而退的意思嗎?當然不是。

如何去應對危機?1.認清自己的優勢和底線,去堅持它;2.認清自己的劣勢與不足,去彌補它去糾正它或者暫時去繞過它。這才是面對危機時正確的處理方式,而不是一味的頭腦發熱要打要殺以及直接認輸下跪,那都是莽夫和懦夫的行為。

分析形勢有利於認清形勢,認清了形勢可以幫助勇者更好的迎難而上,尋求到務實而有效的突圍方法,而不是盲目的如大煉鋼鐵般的勞民傷財,胡攪蠻乾。相信無論革命先烈的長征勝利,還是兩彈一星重大突破,乃至改革開放的巨大成就,這都不是脫離現實,只靠空喊口號,一腔熱血得到的。掩耳盜鈴才是最可恥的認輸。

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