不久前，英特爾在2020年架構日上公布了一系列的新產品和新技術。近日，外媒AnandTech解讀了英特爾小芯片（Chiplets）的願景和面臨的挑戰，不同於當下的多裸片組合的方式，英特爾對未來小芯片的看法是每個IP都可以拆分為多個小芯片，這樣的構想將會在英特爾7nm平台上實現，項目稱為客戶端2.0。
英特爾2020年架構日上，英特爾客戶計算部門（CCG）副總裁兼首席技術官Brijesh Tripathi提出了對2024年之後的產品願景，以英特爾的7nm 製造工藝為中心，目標是開啟“客戶端2.0”，這是一種通過更優化的芯片開發策略提供和實現沉浸式體驗的新方法。
小芯片（Chiplets）並不新鮮，特別是隨著英特爾競爭對手最近發布的芯片，以及進入更複雜的工藝節點，小芯片的時代可以縮短產品的上市時間，並提高給定產品的產量。關鍵在於，這些小芯片如何組合在一起，以及在什麽時候組合才有意義。英特爾此前在2017年技術與製造日上以更為籠統的方式談到了這一點，如上圖所示。
小芯片的目標是為芯片的不同部分找到最適合組合和匹配工藝節點。英特爾似乎準備從其7nm平台開始實現這一願景。在2020年架構日上，Brijesh Tripathi展示了此幻燈片：
左側是典型的芯片設計，包含所需的所有組件。對於英特爾的領先產品，這些產品需要3-4年的開發時間，英特爾及其合作夥伴都發現了芯片中的問題，可以將芯片的啟動時間縮短幾個數量級。
圖的中間是小芯片的基本布局，類似於2017年的幻燈片，其中芯片的不同功能被劃分為各自的模塊。假設互連是一致的，則芯片會有一定程度的重用，例如AMD在客戶端和伺服器中使用相同的核心計算芯片。對於某些半導體公司（英特爾除外），這就是我們的位置。
圖的右邊是英特爾對未來的看法。它沒有在產品中使用單一類型的小芯片，而是設想了，其中每個IP都可以拆分為多個小芯片，使產品可以使用適合市場的不同配置來構建。在這種情況下，小芯片可能是PCIe 4.0 x16的連接，如果產品需要更多，只需要添加更多這樣的小芯片。
這與記憶體、內核、多媒體加速器、AI加速器，光線跟蹤引擎、加密加速器、圖形相同，甚至遠至SRAM和緩存塊。這個想法是每個IP可以拆分然後擴展，這意味著小芯片很小，可以相對較快地構建，並且可以很快消除錯誤。
在此圖中，我們可以看到英特爾對客戶的長期願景——一個基本中階層封裝內有記憶體（類似於L3或L4），可以作用整個裸片的主要SRAM緩存，然後放在頂部，可以獲得24個不同的小芯片。
小芯片可以是圖形、內核、AI、多媒體，IO或其他任何類型的IP，它們可以根據需要進行混合和匹配。內容創建者可能希望在良好的圖形加速和計算性能之間取得平衡，而遊戲玩家可能希望僅專注於圖形性能。企業客戶或工作站可能需要較少的圖形性能，但需要更強的計算和AI性能。芯片的移動版本則將在IO上投入大量資金。
與往常一樣，需要在小芯片的尺寸和多裸片排列在一起的複雜性之間進行權衡。小芯片之間的任何通信都比單片解釋耗費更多功耗，並且通常有更高的延遲。散熱也必須加以管理，因此有時那些小芯片會受到散熱特性的限制。
多裸片布局還會使移動設備頭痛，因為高度至關重要。但是，在正確的時間使用正確的工藝生產正確的產品所帶來的好處是巨大的，因為它有助於以最佳的成本提供最佳的性能和功能。這也給了第三方IP提供方提供了很好的機會。
唯一的缺點是，英特爾並沒有過多地談論將其粘合在一起的“膠水”。小芯片策略依賴於複雜的高速互連協議（自定義或其他方式）。英特爾裸片到裸片到連接當前用途是簡單的記憶體協議或FPGA架構擴展，對於伺服器CPU（如UPI）來說，大型擴展不一定能勝任這項任務。CXL可能是未來，但是當前的CXL基於PCIe，這意味著每個小芯片都需要一個複雜的CXL / PCIe控制器，這可能會迅速耗電。
英特爾已經表示，他們正在發明新的封裝技術和新級別的連接技術以在芯片之間起作用，目前尚無更多信息公開。英特爾承認，要達到這種規模，它必須超越現有技術。該公司今天已經擁有了，這將需要在這一領域中建立標準和創新。目標是創建和支持標準，第一個版本將內置一些標準。
英特爾指出，這是一種極端分解的方法，並請注意，並不是所有連接的東西都必須具有高帶寬（例如USB）或連貫的互連，英特爾認為目標涉及整個頻譜中的少數協議。
還有開發者市場，可用於在任何給定產品中更均勻地實現資源。如果沒有仔細的計劃和相關的編碼，例如，如果開發人員期望計算與圖形的比率達到一定水準，則某些小芯片配置可能會崩潰，這不是OneAPI可以輕鬆解決的問題。
這些都是英特爾必須解決的問題，儘管要實現這一目標還需要幾年的時間。有人告訴我們內部名稱是Client 2.0，隨著英特爾開始更詳細地討論它，它可能會增加更多的行銷手段。
來源：雷鋒網編譯，via ANANDTECH
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